La programación de la memoria flash puede tardar bastante (hasta 1 minuto para memorias o bancos de memoria de gran capacidad). Por lo tanto, durante este proceso debe evitarse la corriente inversa proveniente de otros componentes, ya que podría dañar la memoria flash. Para evitarlo, todos los componentes conectados a las líneas de control del bus de direcciones deben estar en estado de alta impedancia. Asimismo, el bus de datos también debe poder aislarse para garantizar que la memoria flash esté descargada y lista para su posterior programación.
Los componentes programables en sistema (ISP), como los de Altera, Xilinx y Lattice, tienen requisitos específicos y otras consideraciones especiales. Además de garantizar los requisitos previos de comprobabilidad mecánica y eléctrica, debe garantizarse la capacidad de programación y verificación de datos. Para los componentes de Altera y Xilinx, se emplea el formato de vector serie (SVF), que recientemente se ha convertido en un estándar casi industrial. Muchos sistemas de prueba pueden programar estos dispositivos y utilizar los datos de entrada del SVF para generar señales de prueba.
La programación de estos dispositivos mediante la cadena de escaneo de límites (JTAG) también utiliza el formato de datos seriales. Al recopilar los datos de programación, es fundamental considerar toda la cadena de dispositivos dentro del circuito; los datos no deben limitarse únicamente al dispositivo que se está programando. Durante la programación, el generador de señales de prueba automatizado tiene en cuenta toda la cadena de componentes e incorpora otros componentes en un modelo de derivación.
Por otro lado, Lattice requiere datos en formato JEDEC y realiza programación paralela a través de puertos de entrada y salida estándar. Tras la programación, los datos también se utilizan para verificar la funcionalidad de los componentes. Los datos proporcionados por el departamento de desarrollo deben ser lo más fácilmente utilizables posible por el sistema de pruebas, ya sea directamente o con una conversión mínima.
Consideraciones para el escaneo de límites (JTAG)
Los componentes formados por intrincadas mallas basadas en elementos complejos ofrecen a los ingenieros de pruebas un número limitado de puntos de prueba accesibles. Aun así, es posible mejorar la capacidad de prueba. Las tecnologías de escaneo de límites y autocomprobación integrada (IST) pueden emplearse para reducir el tiempo de finalización de las pruebas y mejorar su eficacia.
Para los ingenieros de desarrollo y de pruebas, establecer una estrategia de pruebas basada en tecnologías de escaneo de límites e IST inevitablemente aumenta los costos. Los ingenieros de desarrollo deben incorporar componentes de escaneo de límites (estándar IEEE-1149.1) en el circuito y asegurarse de que los pines de prueba específicos sean accesibles (por ejemplo, entrada de datos de prueba - TDI, salida de datos de prueba - TDO, reloj de prueba - TCK, selección de modo de prueba - TMS y posiblemente reinicio de prueba).
Los ingenieros de pruebas crean un modelo BSDL (Lenguaje de Descripción de Escaneo de Límites) para el dispositivo. En esta etapa, deben conocer las funciones y comandos BSDL que admite el dispositivo. Las pruebas BSDL permiten diagnosticar cortocircuitos y circuitos abiertos hasta el nivel de los cables. Además, si el ingeniero de desarrollo lo especifica, la autocomprobación integrada (BIST) del componente se puede activar mediante el comando BSDL “RunBIST”. En particular, en circuitos con numerosos ASIC y otros componentes complejos donde no se dispone de modelos de prueba convencionales, los componentes BSDL pueden reducir significativamente el coste de desarrollo de dichos modelos.
La magnitud de la reducción de tiempo y costos varía según el componente. Para un circuito con un CI que requiere una cobertura de fallas 100%, se necesitan aproximadamente 400 000 vectores de prueba. Al emplear el escaneo de límites, el número de vectores de prueba se puede reducir a unos pocos cientos, manteniendo la misma tasa de cobertura de fallas. Por lo tanto, el escaneo de límites ofrece ventajas significativas cuando no se dispone de modelos de prueba o el acceso a los nodos del circuito es limitado. La decisión de adoptar el escaneo de límites depende de equilibrar el aumento de costos durante el desarrollo, la utilización y la fabricación. El escaneo de límites debe sopesarse con el tiempo de detección de fallas, el tiempo de prueba, el tiempo de comercialización y los costos de los adaptadores, buscando el máximo ahorro de costos. En muchos casos, un enfoque híbrido que combine los métodos tradicionales de prueba en circuito con el escaneo de límites resulta ser la solución óptima.
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