{"id":678,"date":"2025-10-27T07:49:57","date_gmt":"2025-10-27T07:49:57","guid":{"rendered":"https:\/\/bcpcbsz.com\/?p=678"},"modified":"2025-10-27T07:50:05","modified_gmt":"2025-10-27T07:50:05","slug":"comment-garantir-le-bon-fonctionnement-de-la-memoire-flash-et-des-autres-composants-programmables-lors-de-la-conception-dun-circuit-imprime","status":"publish","type":"post","link":"https:\/\/bcpcbsz.com\/fr\/comment-garantir-le-bon-fonctionnement-de-la-memoire-flash-et-des-autres-composants-programmables-lors-de-la-conception-dun-circuit-imprime\/","title":{"rendered":"Lors de l'\u00e9laboration du circuit imprim\u00e9, comment garantir le bon fonctionnement de la m\u00e9moire flash et d'autres composants programmables ?"},"content":{"rendered":"

La programmation de la m\u00e9moire flash peut parfois prendre beaucoup de temps (jusqu'\u00e0 une minute pour les m\u00e9moires de grande capacit\u00e9 ou les bancs de m\u00e9moire). Par cons\u00e9quent, toute excitation inverse provenant d'autres composants doit \u00eatre \u00e9vit\u00e9e pendant cette p\u00e9riode, car elle pourrait endommager la m\u00e9moire flash. Pour ce faire, tous les composants connect\u00e9s aux lignes de contr\u00f4le du bus d'adresse doivent \u00eatre plac\u00e9s en haute imp\u00e9dance. De m\u00eame, le bus de donn\u00e9es doit pouvoir \u00eatre isol\u00e9 afin de garantir que la m\u00e9moire flash est d\u00e9charg\u00e9e et pr\u00eate pour une programmation ult\u00e9rieure.<\/p>\n\n\n\n

Les composants programmables en syst\u00e8me (ISP), tels que ceux d'Altera, Xilinx et Lattice, pr\u00e9sentent des exigences sp\u00e9cifiques et d'autres particularit\u00e9s. Outre la v\u00e9rification de leur testabilit\u00e9 m\u00e9canique et \u00e9lectrique, la capacit\u00e9 de programmation et de v\u00e9rification des donn\u00e9es doit \u00eatre garantie. Pour les composants Altera et Xilinx, le format SVF (Serial Vector Format) est utilis\u00e9\u00a0; ce format est devenu une norme quasi-industrielle. De nombreux syst\u00e8mes de test peuvent programmer ces dispositifs et utiliser les donn\u00e9es d'entr\u00e9e au format SVF pour g\u00e9n\u00e9rer les signaux de test.<\/p>\n\n\n\n

\n
\"\"<\/figure>\n\n\n\n
\"\"<\/figure>\n<\/figure>\n\n\n\n

La programmation de ces dispositifs via la cha\u00eene de balayage de limites (JTAG) utilise \u00e9galement le format de donn\u00e9es s\u00e9rie. Lors de la compilation des donn\u00e9es de programmation, il est essentiel de prendre en compte l'ensemble de la cha\u00eene de composants du circuit\u00a0; les donn\u00e9es ne doivent pas se limiter au seul dispositif programm\u00e9. Pendant la programmation, le g\u00e9n\u00e9rateur de signaux de test automatis\u00e9 prend en compte l'ensemble de la cha\u00eene de composants et int\u00e8gre les autres composants dans un mod\u00e8le de contournement.<\/p>\n\n\n\n

\u00c0 l'inverse, Lattice requiert des donn\u00e9es au format JEDEC et effectue une programmation parall\u00e8le via les ports d'entr\u00e9e\/sortie standard. Apr\u00e8s la programmation, les donn\u00e9es servent \u00e9galement \u00e0 v\u00e9rifier le bon fonctionnement des composants. Les donn\u00e9es fournies par le service de d\u00e9veloppement doivent \u00eatre utilisables directement par le syst\u00e8me de test, ou apr\u00e8s une conversion minimale.<\/p>\n\n\n\n

\u00c9l\u00e9ments \u00e0 prendre en compte pour le balayage des limites (JTAG)<\/h2>\n\n\n\n

Les composants constitu\u00e9s de grilles complexes bas\u00e9es sur des \u00e9l\u00e9ments sophistiqu\u00e9s ne permettent aux ing\u00e9nieurs de test qu'un nombre limit\u00e9 de points de test accessibles. M\u00eame dans ce cas, la testabilit\u00e9 peut \u00eatre am\u00e9lior\u00e9e. Les technologies de balayage des limites et d'autotest int\u00e9gr\u00e9 (IST) peuvent \u00eatre utilis\u00e9es pour r\u00e9duire le temps d'ex\u00e9cution des tests et en am\u00e9liorer l'efficacit\u00e9.<\/p>\n\n\n\n

Pour les ing\u00e9nieurs de d\u00e9veloppement et de test, la mise en place d'une strat\u00e9gie de test bas\u00e9e sur les technologies de test aux limites et de test int\u00e9gr\u00e9 (IST) entra\u00eene in\u00e9vitablement une augmentation des co\u00fbts. Les ing\u00e9nieurs de d\u00e9veloppement doivent int\u00e9grer les composants de test aux limites (norme IEEE-1149.1) au circuit et s'assurer de l'accessibilit\u00e9 des broches de test sp\u00e9cifiques (par exemple, entr\u00e9e de donn\u00e9es de test - TDI, sortie de donn\u00e9es de test - TDO, horloge de test - TCK, s\u00e9lection du mode de test - TMS et \u00e9ventuellement r\u00e9initialisation de test).<\/p>\n\n\n

\n
\"\"<\/figure><\/div>\n\n\n

Les ing\u00e9nieurs de test cr\u00e9ent un mod\u00e8le BSDL (Boundary Scan Description Language) pour le composant. \u00c0 ce stade, ils doivent conna\u00eetre les fonctions et commandes de test de limite prises en charge par le composant. Le test de limite permet de diagnostiquer les courts-circuits et les circuits ouverts jusqu'au niveau des pistes. De plus, si l'ing\u00e9nieur de d\u00e9veloppement le sp\u00e9cifie, l'autotest int\u00e9gr\u00e9 (BIST) du composant peut \u00eatre d\u00e9clench\u00e9 par la commande de test de limite \u201c\u00a0RunBIST\u00a0\u201d. En particulier dans les circuits comportant de nombreux ASIC et autres composants complexes o\u00f9 les mod\u00e8les de test conventionnels sont indisponibles, les composants de test de limite peuvent r\u00e9duire consid\u00e9rablement le co\u00fbt de d\u00e9veloppement de ces mod\u00e8les.<\/p>\n\n\n\n

L'ampleur des gains de temps et de co\u00fbts varie selon le composant. Pour un circuit contenant un circuit int\u00e9gr\u00e9 n\u00e9cessitant une couverture de d\u00e9fauts 100%, environ 400\u00a0000 vecteurs de test sont g\u00e9n\u00e9ralement n\u00e9cessaires. Gr\u00e2ce au balayage de limites, ce nombre peut \u00eatre r\u00e9duit \u00e0 quelques centaines tout en conservant le m\u00eame taux de couverture de d\u00e9fauts. Par cons\u00e9quent, cette approche pr\u00e9sente des avantages ind\u00e9niables lorsque les mod\u00e8les de test sont indisponibles ou que l'acc\u00e8s aux n\u0153uds du circuit est limit\u00e9. Le choix du balayage de limites repose sur un \u00e9quilibre entre l'augmentation des co\u00fbts lors du d\u00e9veloppement, de l'utilisation et de la fabrication. Il est essentiel de comparer le balayage de limites au temps de d\u00e9tection des d\u00e9fauts, au temps de test, au d\u00e9lai de mise sur le march\u00e9 et aux co\u00fbts des adaptateurs, afin de maximiser les \u00e9conomies. Dans de nombreux cas, une approche hybride combinant les m\u00e9thodes de test en circuit traditionnelles et le balayage de limites s'av\u00e8re \u00eatre la solution optimale.<\/p>\n\n\n\n

Benchuang Electronics propose des produits de haute qualit\u00e9\u00a0Disposition du circuit imprim\u00e9<\/a>\u00a0et\u00a0Circuit imprim\u00e9 \u00e0 grande vitesse<\/a>\u00a0services. Contactez-nous et envoyez-nous vos sp\u00e9cifications.<\/p>","protected":false},"excerpt":{"rendered":"

La programmation de la m\u00e9moire flash peut parfois prendre beaucoup de temps (jusqu'\u00e0 une minute pour les m\u00e9moires de grande capacit\u00e9 ou les bancs de m\u00e9moire). Par cons\u00e9quent, toute excitation inverse provenant d'autres composants doit \u00eatre \u00e9vit\u00e9e pendant cette p\u00e9riode, car elle pourrait endommager la m\u00e9moire flash. Pour \u00e9viter cela, tous les composants connect\u00e9s aux lignes de contr\u00f4le du bus d'adresse doivent \u00eatre plac\u00e9s dans un [\u2026]<\/p>","protected":false},"author":2,"featured_media":0,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"footnotes":""},"categories":[3],"tags":[23,18,36],"class_list":["post-678","post","type-post","status-publish","format-standard","hentry","category-news","tag-high-speed-pcb-design","tag-pcb-design","tag-pcb-layout"],"_links":{"self":[{"href":"https:\/\/bcpcbsz.com\/fr\/wp-json\/wp\/v2\/posts\/678","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/bcpcbsz.com\/fr\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/bcpcbsz.com\/fr\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/bcpcbsz.com\/fr\/wp-json\/wp\/v2\/users\/2"}],"replies":[{"embeddable":true,"href":"https:\/\/bcpcbsz.com\/fr\/wp-json\/wp\/v2\/comments?post=678"}],"version-history":[{"count":2,"href":"https:\/\/bcpcbsz.com\/fr\/wp-json\/wp\/v2\/posts\/678\/revisions"}],"predecessor-version":[{"id":684,"href":"https:\/\/bcpcbsz.com\/fr\/wp-json\/wp\/v2\/posts\/678\/revisions\/684"}],"wp:attachment":[{"href":"https:\/\/bcpcbsz.com\/fr\/wp-json\/wp\/v2\/media?parent=678"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/bcpcbsz.com\/fr\/wp-json\/wp\/v2\/categories?post=678"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/bcpcbsz.com\/fr\/wp-json\/wp\/v2\/tags?post=678"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}