{"id":678,"date":"2025-10-27T07:49:57","date_gmt":"2025-10-27T07:49:57","guid":{"rendered":"https:\/\/bcpcbsz.com\/?p=678"},"modified":"2025-10-27T07:50:05","modified_gmt":"2025-10-27T07:50:05","slug":"como-podemos-garantizar-el-funcionamiento-eficiente-de-la-memoria-flash-y-otros-componentes-programables-durante-el-diseno-de-la-placa-de-circuito-impreso","status":"publish","type":"post","link":"https:\/\/bcpcbsz.com\/es\/como-podemos-garantizar-el-funcionamiento-eficiente-de-la-memoria-flash-y-otros-componentes-programables-durante-el-diseno-de-la-placa-de-circuito-impreso\/","title":{"rendered":"Durante el dise\u00f1o de PCB, \u00bfc\u00f3mo podemos garantizar el funcionamiento eficiente de la memoria flash y otros componentes programables?"},"content":{"rendered":"

La programaci\u00f3n de la memoria flash a veces puede tardar mucho tiempo (hasta un minuto para memorias o bancos de memoria grandes). Por lo tanto, se debe evitar la inversi\u00f3n de la unidad desde otros componentes durante este per\u00edodo, ya que podr\u00eda da\u00f1ar la memoria flash. Para evitarlo, todos los componentes conectados a las l\u00edneas de control del bus de direcciones deben estar en estado de alta impedancia. Asimismo, el bus de datos tambi\u00e9n debe poder aislarse para garantizar que la memoria flash est\u00e9 descargada y lista para la programaci\u00f3n posterior.<\/p>\n\n\n\n

Los componentes programables en el sistema (ISP), como los de Altera, Xilinx y Lattice, tienen requisitos espec\u00edficos, as\u00ed como otras consideraciones especiales. Adem\u00e1s de garantizar los requisitos de testabilidad mec\u00e1nica y el\u00e9ctrica, es necesario garantizar la capacidad de programaci\u00f3n y verificaci\u00f3n de datos. Para los componentes de Altera y Xilinx, se utiliza el formato vectorial en serie (SVF), que recientemente se ha convertido en un est\u00e1ndar casi industrial. Muchos sistemas de prueba pueden programar estos dispositivos y utilizar los datos de entrada del SVF para generar se\u00f1ales de prueba.<\/p>\n\n\n\n

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La programaci\u00f3n de estos dispositivos mediante la Cadena de Escaneo de L\u00edmites (JTAG) tambi\u00e9n utiliza el formato de datos seriales. Al compilar los datos de programaci\u00f3n, es crucial considerar toda la cadena de dispositivos dentro del circuito; los datos no deben limitarse \u00fanicamente al dispositivo que se est\u00e1 programando. Durante la programaci\u00f3n, el generador autom\u00e1tico de se\u00f1ales de prueba considera toda la cadena de componentes e incorpora otros componentes en un modelo de derivaci\u00f3n.<\/p>\n\n\n\n

Por el contrario, Lattice requiere datos en formato JEDEC y realiza programaci\u00f3n paralela mediante puertos de entrada y salida est\u00e1ndar. Tras la programaci\u00f3n, los datos tambi\u00e9n se utilizan para verificar la funcionalidad del componente. Los datos proporcionados por el departamento de desarrollo deben ser lo m\u00e1s f\u00e1cilmente utilizables posible por el sistema de pruebas directamente o con una conversi\u00f3n m\u00ednima.<\/p>\n\n\n\n

Qu\u00e9 tener en cuenta para el escaneo de l\u00edmites (JTAG)<\/h2>\n\n\n\n

Los componentes compuestos por cuadr\u00edculas intrincadas basadas en elementos complejos proporcionan a los ingenieros de pruebas un n\u00famero limitado de puntos de prueba accesibles. Incluso en estos casos, se puede mejorar la testabilidad. Se pueden emplear tecnolog\u00edas de escaneo de l\u00edmites y autoprueba integrada (IST) para reducir el tiempo de finalizaci\u00f3n de las pruebas y mejorar su eficacia.<\/p>\n\n\n\n

Tanto para los ingenieros de desarrollo como para los de pruebas, establecer una estrategia de pruebas basada en tecnolog\u00edas de escaneo de l\u00edmites e IST inevitablemente incrementa los costos. Los ingenieros de desarrollo deben incorporar componentes de escaneo de l\u00edmites (est\u00e1ndar IEEE-1149.1) en el circuito y garantizar el acceso a los pines de prueba espec\u00edficos (p. ej., entrada de datos de prueba - TDI), salida de datos de prueba - TDO, reloj de prueba - TCK, selecci\u00f3n de modo de prueba - TMS y, posiblemente, reinicio de prueba).<\/p>\n\n\n

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Los ingenieros de pruebas crean un modelo de lenguaje de descripci\u00f3n de escaneo de l\u00edmites (BSDL) para el dispositivo. En esta etapa, deben conocer las funciones y comandos de escaneo de l\u00edmites que admite el dispositivo. Las pruebas de escaneo de l\u00edmites pueden diagnosticar cortocircuitos y aperturas, incluso a nivel de cable. Adem\u00e1s, si el ingeniero de desarrollo lo especifica, la autoprueba integrada (BIST) del componente puede activarse mediante el comando de escaneo de l\u00edmites "RunBIST". Especialmente en circuitos que contienen numerosos ASIC y otros componentes complejos donde no se dispone de modelos de prueba convencionales, los componentes de escaneo de l\u00edmites pueden reducir significativamente el coste de desarrollo de modelos de prueba.<\/p>\n\n\n\n

El grado de reducci\u00f3n de tiempo y costos var\u00eda seg\u00fan el componente. Para un circuito con un CI que requiere cobertura de fallas 100%, se requieren aproximadamente 400,000 vectores de prueba. Al emplear el escaneo de l\u00edmites, el n\u00famero de vectores de prueba se puede reducir a unos pocos cientos, manteniendo la misma tasa de cobertura de fallas. Por lo tanto, el enfoque de escaneo de l\u00edmites ofrece claras ventajas cuando no se dispone de modelos de prueba o el acceso a los nodos del circuito es restringido. La decisi\u00f3n de adoptar el escaneo de l\u00edmites depende de equilibrar el aumento de costos durante el desarrollo, la utilizaci\u00f3n y la fabricaci\u00f3n. El escaneo de l\u00edmites debe sopesarse con el tiempo requerido de detecci\u00f3n de fallas, el tiempo de prueba, el tiempo de comercializaci\u00f3n y los costos del adaptador, buscando maximizar el ahorro. En muchos casos, un enfoque h\u00edbrido que combina m\u00e9todos tradicionales de prueba en circuito con el escaneo de l\u00edmites resulta ser la soluci\u00f3n \u00f3ptima.<\/p>\n\n\n\n

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