{"id":678,"date":"2025-10-27T07:49:57","date_gmt":"2025-10-27T07:49:57","guid":{"rendered":"https:\/\/bcpcbsz.com\/?p=678"},"modified":"2025-10-27T07:50:05","modified_gmt":"2025-10-27T07:50:05","slug":"wie-konnen-wir-wahrend-des-leiterplattenlayouts-einen-effizienten-betrieb-des-flash-speichers-und-anderer-programmierbarer-komponenten-sicherstellen","status":"publish","type":"post","link":"https:\/\/bcpcbsz.com\/de\/wie-konnen-wir-wahrend-des-leiterplattenlayouts-einen-effizienten-betrieb-des-flash-speichers-und-anderer-programmierbarer-komponenten-sicherstellen\/","title":{"rendered":"Wie k\u00f6nnen wir w\u00e4hrend des PCB-Layouts einen effizienten Betrieb des Flash-Speichers und anderer programmierbarer Komponenten gew\u00e4hrleisten?"},"content":{"rendered":"

Die Programmierung von Flash-Speichern kann mitunter l\u00e4ngere Zeit in Anspruch nehmen (bis zu einer Minute bei gro\u00dfen Speichern oder Speicherb\u00e4nken). Daher muss w\u00e4hrend dieser Zeit ein R\u00fccksteuern durch andere Komponenten verhindert werden, da dies den Flash-Speicher besch\u00e4digen k\u00f6nnte. Um dies zu vermeiden, m\u00fcssen alle an die Steuerleitungen des Adressbusses angeschlossenen Komponenten hochohmig betrieben werden. Ebenso muss der Datenbus trennbar sein, um sicherzustellen, dass der Flash-Speicher entladen und f\u00fcr die nachfolgende Programmierung bereit ist.<\/p>\n\n\n\n

In-System-programmierbare (ISP) Komponenten, wie beispielsweise von Altera, Xilinx und Lattice, stellen spezifische Anforderungen und erfordern weitere besondere Aspekte. Neben der Sicherstellung der mechanischen und elektrischen Testbarkeit muss die Programmierbarkeit und die Verifizierung von Daten gew\u00e4hrleistet sein. F\u00fcr Altera- und Xilinx-Komponenten kommt das Serial Vector Format (SVF) zum Einsatz, das sich in letzter Zeit zu einem nahezu branchenweiten Standard entwickelt hat. Viele Testsysteme k\u00f6nnen solche Bausteine programmieren und die Eingangsdaten im SVF zur Generierung von Testsignalen nutzen.<\/p>\n\n\n\n

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Die Programmierung dieser Ger\u00e4te \u00fcber die Boundary-Scan-Chain (JTAG) nutzt ebenfalls das serielle Datenformat. Beim Kompilieren der Programmierdaten ist es entscheidend, die gesamte Ger\u00e4tekette im Schaltkreis zu ber\u00fccksichtigen; die Daten d\u00fcrfen nicht allein auf das zu programmierende Ger\u00e4t beschr\u00e4nkt werden. W\u00e4hrend der Programmierung ber\u00fccksichtigt der automatische Testsignalgenerator die gesamte Komponentenkette und integriert weitere Komponenten in ein Bypass-Modell.<\/p>\n\n\n\n

Lattice hingegen ben\u00f6tigt Daten im JEDEC-Format und f\u00fchrt parallele Programmierung \u00fcber Standard-Ein- und Ausg\u00e4nge durch. Nach der Programmierung werden die Daten auch zur \u00dcberpr\u00fcfung der Komponentenfunktionalit\u00e4t verwendet. Die von der Entwicklungsabteilung bereitgestellten Daten sollten vom Testsystem m\u00f6glichst direkt oder mit minimaler Konvertierung verwendet werden k\u00f6nnen.<\/p>\n\n\n\n

Was bei der Boundary-Scan-Methode (JTAG) zu beachten ist<\/h2>\n\n\n\n

Komponenten mit komplexen Gittern, die auf vielschichtigen Elementen basieren, bieten Testingenieuren nur eine begrenzte Anzahl zug\u00e4nglicher Testpunkte. Selbst in solchen F\u00e4llen l\u00e4sst sich die Testbarkeit verbessern. Durch den Einsatz von Boundary-Scan- und integrierten Selbsttest-Technologien (IST) k\u00f6nnen die Testdauer verk\u00fcrzt und die Testeffektivit\u00e4t erh\u00f6ht werden.<\/p>\n\n\n\n

F\u00fcr Entwicklungs- und Testingenieure f\u00fchrt die Etablierung einer Teststrategie auf Basis von Boundary-Scan- und IST-Technologien zwangsl\u00e4ufig zu h\u00f6heren Kosten. Entwicklungsingenieure m\u00fcssen Boundary-Scan-Komponenten (IEEE-1149.1-Standard) in die Schaltung integrieren und sicherstellen, dass bestimmte Test-Pins zug\u00e4nglich sind (z. B. Testdateneingang \u2013 TDI, Testdatenausgang \u2013 TDO, Testtakt \u2013 TCK, Testmodusauswahl \u2013 TMS und gegebenenfalls Testreset).<\/p>\n\n\n

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Testingenieure erstellen ein BSDL-Modell (Boundary Scan Description Language) f\u00fcr das Bauteil. Dazu m\u00fcssen sie wissen, welche Boundary-Scan-Funktionen und -Befehle das Bauteil unterst\u00fctzt. Mit Boundary-Scan-Tests lassen sich Kurzschl\u00fcsse und Unterbrechungen bis auf Leiterebene diagnostizieren. Zus\u00e4tzlich kann, falls vom Entwicklungsingenieur spezifiziert, der integrierte Selbsttest (BIST) der Komponente \u00fcber den Boundary-Scan-Befehl \u201cRunBIST\u201d ausgel\u00f6st werden. Insbesondere in Schaltungen mit zahlreichen ASICs und anderen komplexen Bauteilen, f\u00fcr die keine herk\u00f6mmlichen Testmodelle verf\u00fcgbar sind, k\u00f6nnen Boundary-Scan-Komponenten die Kosten f\u00fcr die Entwicklung von Testmodellen erheblich reduzieren.<\/p>\n\n\n\n

Das Ausma\u00df der Zeit- und Kostenreduzierung variiert je nach Komponente. F\u00fcr eine Schaltung mit einem IC, der eine Fehlerabdeckung von 100% erfordert, werden typischerweise etwa 400.000 Testvektoren ben\u00f6tigt. Durch den Einsatz von Boundary Scan kann die Anzahl der Testvektoren auf wenige Hundert reduziert werden, ohne die Fehlerabdeckungsrate zu beeintr\u00e4chtigen. Daher bietet der Boundary-Scan-Ansatz deutliche Vorteile, wenn keine Testmodelle verf\u00fcgbar sind oder der Zugang zu Schaltungsknoten eingeschr\u00e4nkt ist. Die Entscheidung f\u00fcr Boundary Scan h\u00e4ngt von der Abw\u00e4gung der erh\u00f6hten Kosten w\u00e4hrend Entwicklung, Nutzung und Fertigung ab. Boundary Scan muss gegen die erforderliche Fehlererkennungszeit, Testzeit, Markteinf\u00fchrungszeit und Adapterkosten abgewogen werden, um maximale Kosteneinsparungen zu erzielen. In vielen F\u00e4llen erweist sich ein hybrider Ansatz, der traditionelle In-Circuit-Testmethoden mit Boundary Scan kombiniert, als optimale L\u00f6sung.<\/p>\n\n\n\n

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